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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Entorno ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro (Register File), Ordenamiento de bytes
- Comparativa con ARM, x86 y POWER: Compensaciones para arquitecturas heterogéneas
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSRs, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain del Compilador
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M), Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Dominio de la Toolchain del Compilador
- Toolchain basada en LLVM: Clang, LLVM, Binutils para compilación cruzada RISC-V
- Scripts de enlace (linker), secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfilado
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: linkers personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- RTOS Zephyr y desarrollo BSP Buildroot para objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Gating de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo-a-ciclo con herramientas de perfilado por simulación y contadores de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo del stack moderno de arranque de firmware
- Portado de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal (mainline) de RISC-V: overlays de device tree, topología de CPU y desarrollo de controladores para controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, stack de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura e Integración de SoCs Multi-núcleo
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multi-núcleo RISC-V
- Protocolos de coherencia de caché y comunicación entre procesadores Axi4/CHI
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL del proveedor
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica del Dominio
Profundización en la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según carga de trabajo
- Operaciones de máscara vectorial, control por segmentos y flexibilidad de tipos de datos para cargas DSP y ML
Diseño de Instrucciones Personalizadas DSP y del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde sobre RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neural (NPU): matrices sinápticas, núcleos tensor y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación en el borde sobre RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con acelerador NPU de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia de IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de envío a la especificación de RISC-V International
- Diseño personalizado del registro con CBAR (Custom Base Address Registers) para despacho de operandos
- Pipelining de instrucciones, detección de hazard y modificaciones del pipeline para extensiones personalizadas
Verificación y Cierre de Modificaciones de Arquitectura Personalizada
- Diseño del testbench para extensiones personalizadas: generación dirigida vs. aleatoria con restricciones de estímulos
- Marcos de prueba de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones funcionen dentro de los límites establecidos por ABI
Aplicaciones RISC-V Críticas en Seguridad y Automoción
Cumplimiento de Normas Funcionales de Seguridad y Automoción
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de pasarela IoT industrial con RISC-V: conectividad, analítica en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Completo del Sistema RISC-V
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración del stack de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo de IA: integración NPU, cuantificación de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia de IP y presentación ante el equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
